VHDL语言中的实体
实体ENTITY是VHDL语言中最重要的抽象概念。由于VHDL支持多层次描述，因此实体的对象相当广泛，可以是完整的系统（特大型）、电路板、芯片、电路单元、小函数或是逻辑门。
实体说明主要描述对象的外貌，即对象的输入和输出（I/O）的端口信息，它并不描述器件的具体功能。
在电路原理图上实体相当于元件符号。
实体有实体名。实体名×××可以取英文名，且不能以数字开头；注意在编写完VHDL文本存盘时，设计文件×××.vhd的前缀一定要和实体名×××完全相同，否则有的EDA软件无法编译。
实体说明的一般格式如下：
ENTITY 实体名 IS
[GENERIC ( 类属表 ) ；]
[PORT ( 端口表 ) ；]
END [ ENTITY ] [实体名]；
实体说明格式是以"ENTITY 实体名 IS "开始至END [ ENTITY ] [实体名] 结束，中间包含了类属表和端口表两部分，其中类属表可以没有，而端口表必须有。