所谓时钟漂移：抖动的另一种形式，工程上给出这样的解释：当抖动频率小于10Hz的时候把这样的抖动叫做漂移。抖动即在时钟信号短时间内的波动。抖动漂移区别：实际时钟和理想时钟做一个CYCLE TO CYCLE的比对，会两种误差，一种时长期的漂移(WANDER)，一种是短时的各周期之间的抖动(jitter)。
产生原因：
clock skew（时钟漂移），由于clock tree上的load不完全匹配（也不可能完全匹配）或physical design(P&R)等原因，导致clock到达各个Flip-Flop的时间不一致，而这种时间上的偏差，通常是称之为clock skew，clock skew对于某一个确定的模块或完成physical design来说是固定存在的，其值也是固定的（前一个clock cycle上，两个FF之间的clock skew和后一个clock cycle上的是一样的），所以，只要在设计中考虑这个，就可以避免，甚至可以利用clock skew来偷时间。
clock jitter（时钟抖动），由于PLL的phase lock出现不确定因素问题，从而导致clock在某个时间点出现了偏差，从而导致到达两个FF的时钟有偏差。clock jitter与clock skew不一样就在于它是不确定的，不是每个clock cycle都存在，出现的时间点也不确定，在设计中无法避免它能带来的影响，通常只能在设计中留有一定的margin。
