对于移动应用中的DRAM而言，存在三个关键因素：功率、空间和温度。移动应用需要低电压设计，以尽量延长电池寿命。随着移动设备逐渐向更小尺寸、更高复杂性的方向发展，更多的功能必须在日益削减的空间中实现，因此，芯片级或多芯片封装(MCP)成为人们的首选封装技术。而且，与办公室PC不同的是，移动设备需要能够在更大的温度范围内运行(-25℃到+85℃)，这是成本优化型DRAM面临的一个挑战。本文将就移动设备的一些焦点问题以及相应的功率削减战略进行简单介绍。
部分阵列刷新与温度补偿刷新
移动应用中的DRAM有两种不同类型：移动SDRAM和伪SRAM(PSRAM)。这里，移动SDRAM继承传统DRAM的基本架构与协议，而PSRAM 则具有很强的差异性。它们提供多重接口，如SRAM、闪存或传统型同步DRAM。要在一个类似SRAM的模式中运行，动态内存电池所需的刷新必须隐藏进行，不让用户看到，因此，正确的刷新必须通过内部调度来保证。PSRAM主要应用在多芯片产品中，这要求PSRAM架构规划适应外部安排。但是，随着移动设备不断实现集成化，移动SDRAM 也在向MCP优化架构移植。
移动SDRAM(如移动RAM)和PSRAM(如CellularRAM)扩展了传统DRAM的低功耗运行特性。这里，首先要提的是为降低自刷新电流而进行的拓展———部分阵列刷新(PASR)和温度补偿刷新(TCSR)。
部分阵列刷新的原理相对直观。在某些运行模式下，可能只需要运用到全部内存中的一部分。您可以充分利用这种情况，放弃刷新整个芯片，将刷新限制到芯片真正需要运行的部分。移动SDRAM的部分阵列刷新是通过模式寄存器来界定芯片具体刷新部分的。部分阵列刷新有：4槽(bank)、2槽、1槽、1/2槽……
第二个功率节约特性是温度补偿刷新。在一个DRAM中，所需刷新周期与温度密切相关。最简单的实现方法是添加额外寄存器。利用这种方法，用户可以为刷新期间芯片遇到的最高温度进行编程。
上述特性与降低刷新电流相关，同时新型功率状态设置可以让DRAM 实现尽可能低的总功耗。这个功率状态叫做深度功率下降(DPD)。在DPD模式下，所有内部的参考与核心偏流生成器都处于关闭状态。所有接收器(CKE接收器除外)都可以关闭，不进行任何刷新。在DPD模式下无法保存数据。DPD指令可进行编程，与其他命令同步，但退出是不同步的，因为只有CKE接收器是启动的。在DPD期间，芯片上的所有电压库可放电，因为偏流生成器都关闭了。因此，退出DPD后，设备需要重新进行全面初始化。
削减自刷新电流技术成关键
因为大多数情况下移动设备都处在待机状态，因此自刷新电流的削减对延长电池寿命非常重要。自刷新电流可以分为核心电流、外围电流和基流。基流受漏电流与偏流系统DC电流支配。
假设大多数现代DRAM的核心电压是规定的，那么核心电流削减的一个重要参数是位线长度。位线长度与位线电容(bit/BL)基本成比例，更短的位线长度将直接削减电流。另外，位线信号变得越强时，刷新周期将随之增长。这种电流削减方式的缺点是模片区(die area) 将显著增大。我们对典型的256Mb设备进行了预测：在面向传统5 12b/BL电容设计进行优化后的模片区上，如果位线电容为256b /BL，模片区需增加约10%，如果电容为128b/BL，模片区则需增加约30%。这必须与同样位线长度下，30%左右的预期电流增益进行对比，因此，需要仔细平衡电流与模片区目标水平，如涉及其他设备类型则必须重新考虑。
如前所述，刷新期间的核心电流消耗可以通过增加刷新周期来削减。除了通过减少电容实现更强的信号外，另一个选择是采用Twin -cell电池组储存数据。通过这种方法，两块1T1C电池通过两个接入晶体管和两个存储电容器融合为一个电池组。2T2C电池最佳的实现方法是利用互补位线上的两块电池的融合。在这种情况下，“1”被作为与真正BL相连的电池中的“1”和与相辅BL相连的电池中的“0” 储存。这种互补式储存的优势在于只有一个电池会受到漏电影响。在典型的n阵列中，“0”受到漏电的影响极小。
要实现传统1T1C 电池不能实现的DRAM数据保存范围，Twin-cell 电池组储存是一种具有吸引力的概念。数据保存增加3倍可以削减刷新电流。这种方法的另外一个好处是，Twin-cell电池组设计可以与正常电池一起融合在同一模片上。缺点当然是电池尺寸的相应增加，Twin cell电池组与2T2C DRAM电池效果相当，因此，在外围区域相对储存区域较大的低密度产品(如PSRAM)中以及对刷新电流要求非常苛刻的应用中，Twin-cell电池组特别有用。
温度传感器控制的刷新技术
上文已提到，所需刷新周期与温度密切相关。利用这种相关性，可以使刷新周期取决于用户可编程寄存器的值。这种方法可以通过在模片上集成一个温度传感器进行拓展。基本的传感器原理是：运用一个内部参考电流器生成恒定电流和恒定电压。恒定电流被迫通过一个正向偏压二极管。恒电压应用于一个电阻分压器，该分压器比率可以相对独立，不受温度影响。二极管与电阻电压的对比则包括了温度信息，因为只有二极管电压是取决于温度的。
两方式进行漏电削减
漏电流是影响待机电流总量的另外一个重要因素。总体上讲，漏电流可以分为外围与核心漏电流。要限制外围漏电流，运用低功率工艺技术十分重要。功率下降可以用来削减外围漏电，但只能在深度功率下降模式下进行，因此，这不是待机电流削减的解决之道。但是在芯片核上，对于某些电路进行处理可以大幅度削减漏电，特别是主WL 驱动器和BL/WL短路。
假设在典型的阵列架构中，主WL驱动器将阵列上主WL向分区驱动器驱动，进行最终解码。该驱动器可能成为主要的漏电源，因为它需要在正压字符线高电压和负压字符线低电压之间运行。本地WL驱动器本身并不重要，因为在传统源解码驱动器待机模式下，字符线驱动器电压较低。要消除主字符线驱动器中的漏电流，我们可以利用其备用状态的可知性。可以将一个nMOS添加到驱动阶段，在待机时不需改变备用功能即可将其关闭。预驱动阶段可以用同样的技术，添加一个pMOS，因为该状态下，待机需要的输出水平低。设备可以在全解码器上共享，因此该设计可以在基本没有空间影响的情况下实现。这样，漏电可以完全阻止。
影响芯片核漏电流的第二个重要因素是BL/WL短路。DRAM阵列中的BL/WL短路可以通过冗余代替，但是漏电流依然可见。
在现代产品中，待机下的字符线通常是负压状态，从而加剧了漏电情况，因为电流必须通过负压电荷泵效率实现加倍。漏电流从位线均衡网络中流到WL。因此，典型的解决方案是通过在位线均衡网络与电流感应放大器均衡设备之间添加额外设备。这些设备可以是弱电恒开nFET，或者是可实现更佳控制的耗尽型nFET，栅源电压保持在0V。运用耗尽型设备，漏电流可以完全通过晶体管工程设置控制到10μA 以下。
