中文名: 赛灵思 ISE® 12设计套件(FPGA/DSP和嵌入式处理系统)
英文名: Xilinx ISE Design Suite
资源格式: 光盘镜像
版本: v12.1 LINUX
发行时间: 2010年
制作发行: Xilinx, Inc.
地区: 美国
语言: 英文
简介:
2010 年 5 月 4 日，中国北京 —— 全球可编程平台领导厂商赛灵思公司（Xilinx, Inc. (NASDAQ:XLNX) ）日前推出 ISE® 12 软件设计套件，实现了具有更高设计生产力的功耗和成本的突破性优化。ISE 设计套件首次利用“智能”时钟门控技术，将动态功耗降低多达 30%。此外，该新型套件还提供了基于时序的高级设计保存功能、为即插即用设计提供符合 AMBA 4 AXI4 规范的 IP 支持，同时具备第四代部分重配置功能的直观设计流程，可降低多种高性能应用的系统成本。
在为所有 Xilinx® Virtex®-6 和 Spartan®-6 FPGA 产品系列提供全面生产支持的同时，ISE 12 版本作为业界唯一一款领域专用设计套件，不断发展和演进，可以为逻辑、数字信号处理(DSP)、嵌入式处理以及系统级设计提供互操作性设计流程和工具配置。此外，赛灵思还在 ISE 12 套件中采用了大量软件基础架构，并改进了设计方法，从而不仅可缩短运行时间，提高系统集成度，而且还能在最新一代器件产品系列和目标设计平台上扩展 IP 互操作性。
赛灵思 ISE 设计套件高级市场营销总监 Tom Feist 指出：“赛灵思 FPGA 为各种应用和市场领域成千上万的设计人员提供创新平台。设计人员在他们的新一代产品中继续不断地采用赛灵思的 FPGA，因为借助我们的产品，他们能在缩减系统成本、降低功耗以及提高性能等要求方面实现最佳平衡。ISE 12 设计套件专门为满足设计者的上述目标进行了优化，包括通过功耗和成本方面的软件创新，最大限度地发挥 Virtex-6 与 Spartan-6 器件及平台的功能，并且显著提高了整体设计生产力。”
智能自动化实现功率优化
ISE 12 设计套件推出了 FPGA 业界首款带自动化分析与精细粒度（逻辑切片）优化功能的智能时钟门控技术。该功能专为减少转换次数而开发，而转换次数正是降低数字设计动态功耗的主要因素。上述技术的工作原理是，利用一系列独特的算法来分析设计方案，以检测每个 FPGA 逻辑切片中转换时不改变下游逻辑和互联的顺序元件（即“转换”）。该软件生成的时钟启用逻辑会自动关闭逻辑切片级不必要的活动，避免关闭整个时钟网络，这样可以节省大量的功耗。
生产力更高，性能更强
ISE 12 设计套件的高级设计保存功能使设计人员能够通过可重复使用的时序结果快速实现设计时序收敛。设计人员不仅能将设计方案进行分区，集中精力满足关键模块所需的时序功能，而且还可在进行其他部分的设计工作时将这些模块锁定，以保存其布局布线。为推出即插即用型 FPGA 设计，赛灵思正对开放式 ABMA 4 AXI4 互联协议上的 IP 接口进行标准化，这既简化了赛灵思及第三方供应商提供的 IP集成工作，同时最大限度地提高了系统性能。为了高效映射于 FPGA 架构，赛灵思还与 ARM 公司共同定义了 AXI4、AXI4-Lite 和 AXI4-Stream 规范。
部分重配置降低成本
桑迪亚国家实验室（Sandia National Laboratories）嵌入式系统工程师 Jonathon Donaldson 指出：“部分重配置功能对太空应用非常重要，它不仅能支持设备在轨‘升级’，而且还能大幅减少对抗辐射非易失存储器的需求，这种存储器通常非常昂贵而密度较低。自从部分重配置技术随赛灵思 FPGA 诞生以来，我们就一直使用这种技术，而且对工具的质量改进很满意。有关工具非常实用，几乎适用于各种情况。ISE 设计套件最新版本则让这些工具更加方便易用。”
部分重配置技术能在不中断其它逻辑工作的情况下下载部分 bit 文件，从而动态修改 FPGA 逻辑块。ISE 设计套件 12 采用直观接口，以及与用户熟悉的标准 ISE 设计流程紧密结合的简化设计方法，从而使部分重配置技术能够轻松运用于赛灵思 FPGA 器件中。ISE 部分重配置流程现在使用同样的业经验证的赛灵思工具和方法，满足时序收敛、设计管理与平面规划以及设计保存的需求。
由于支持第四代“即时”部分重配置技术，设计人员能在尽可能小型化的器件中集成多种高级应用，从而大幅降低系统成本与功耗。新一代有线光学传输网络(OTN) 解决方案的开发人员实施一个 40G 多端口复用转换器接口，相对于不支持部分重配置的器件而言所需的资源减少了三分之一（参见 2010 年 3 月 16 日的新闻稿）。包括软件无线电在内的众多其它应用也受益于赛灵思 FPGA 按需重配置功能所提供的更高灵活性优势。
立即启动设计工作
ISE 设计套件12创新技术将分阶段推出，其中面向 Virtex-6 FPGA 设计的智能时钟门控技术现已随 12.1 版本推出；面向 Virtex-6 FPGA 设计的部分重配置技术将随 12.2 版本推出；而 AXI4 IP 支持将随 12.3 版本推出。ISE 12 套件可与 Aldec、Cadence Design Systems、Mentor Graphics 以及 Synopsys 等公司推出的最新仿真和综合软件协同工作。
此外，相对于前版而言，通过改进嵌入式设计技术，12.1 版软件的逻辑综合平均速度提升 2 倍，大型设计实施运行时间缩短 1.3 倍。12.1 版本软件还为 Virtex-6 FPGA 多模无线电目标设计平台、Spartan-6 FPGA 工业自动化与工业影像目标设计平台以及 Virtex-6 HXT FPGA 100G OTN 和包处理目标设计平台（今年晚些时候推出）提供了扩展的并经生产验证的 IP。
定价与供货情况
ISE 12.1 设计套件可立即提供各种 ISE 版本，逻辑版本的起始价格为 2,995 美元。客户可从赛灵思网站免费下载全功能 30 天评估版本。欢迎立即使用 12.1 版软件，如欲了解 ISE 12 设计套件中有关降低功耗与成本的设计方法和生产力创新的更多详情，敬请访问：www.xilinx.com/cn/ISE。
Xilinx introduced the ISE® Design Suite 12 software to enable breakthrough optimizations for power and cost with greater design productivity. For the first time, ISE design tools deliver 'intelligent' clock-gating technology that reduces dynamic power consumption by as much as 30 percent. The new suite also provides advances in timing-driven design preservation, AMBA 4 AXI4-complaint IP support for plug-and-play design, and an intuitive design flow with fourth-generation partial reconfiguration capabilities that lowers system cost for a broad range of high performance applications.
With full production support for all Xilinx® Virtex®-6 and Spartan®-6 FPGA families, the ISE 12 release continues its evolution as the industry's only domain-specific design suite with interoperable design flows and tool configurations for logic, digital signal processing (DSP), embedded processing, and system-level design. In addition, Xilinx incorporated a number of software infrastructure and methodology enhancements that improve run time, streamline system integration, and expand IP interoperability across its latest generation device families and Targeted Design Platforms.
Intelligent Automation for Power Optimization: ISE Design Suite 12 introduces the FPGA industry's first intelligent clock-gating technology with fully automated analysis and fine-grain (logic slice) optimization capabilities specifically developed to reduce the number of transitions, a primary contributing factor of dynamic power dissipation in digital designs. The technology works by analyzing designs using a series of unique algorithms to detect sequential elements...
FEATURED Design Tools
ISE Design Suite: Logic Edition
Front-to-back FPGA Logic Design
* Complete flow for RTL-based design
* Attain ultimate productivity
* Achieve optimal system performance
ISE Design Suite: Embedded Edition
Integrated Embedded Design Solution
* Use one tool chain for hard and soft microprocessors
* Reduces board complexity and cost
* Leverage intelligent tools and IP
ISE Design Suite: DSP Edition
For High-Performance DSP systems
* Leverage tools and IP for varied approaches
* Addresses DSP performance bottlenecks
* Enables leading-edge algorithms
ISE Design Suite 12.1配置
赛灵思ISE Design Suite 12.1版软件提供了一个可定制的环境，可以通过定制来适合设计人员的特殊需要：
ISE Foundation是业界最全面的可编程逻辑设计环境。ISE Foundation支持所有赛灵思领先CPLD和FPGA产品系列，并且提供了完成任何逻辑设计所需要的一切，即可以独立运行，也可以与第三方EDA设计工具紧密集成。ISE Foundation免费提供了ISE Simulator Lite版本，并且提供了升级到ISE Simulator全功能版本的选择。ISE Foundation支持Microsoft Windows 和 Linux环境。
ISE WebPACK 可从赛灵思网站免费下载。ISE WebPACK™ 为完成采用赛灵思CPLD和低密度FPGA的可编程逻辑设计提供了所需要的一切，并且包含业界领先的ISE Foundation工具中的同样工具。ISE WebPACK 支持Microsoft Windows 和 Linux环境。
System Generator for DSP –System Generator for DSP套件为采用赛灵思FPGA的高性能DSP系统提供了完整的设计环境。通过Simulink 和 MATLAB系统建模和自动代码生成的无缝集成，高级抽象可自动编译到高度并行的系统中，并且不会带来任何性能损失。System Generator是Xilinx XtremeDSP解决方案的重要部分。XtremeDSP 解决方案提供了先进的芯片技术、设计工具、IP内核、开发套件以及专用设计和教育培训服务。
AccelDSP Synthesis Tool -AccelDSP™ 综合工具可直接从浮点MATLAB® M-文件自动生成可综合的RTL模型。利用AccelDSP综合工具，以MATLAB语言编写的算法可驱动整个设计和验证流程。从浮点定义到门级实现的所有主要步骤都可从MATLAB源语句生成，并且可通过直观的用户界面控制。
Xilinx Platform Studio (XPS) –对于适配到Xilinx FPGA的采用PowerPC 硬处理器核和 Xilinx MicroBlaze 软处理器核的嵌入式子系统，Xilinx Platform Studio套件可以完成设计的简化、抽象和加速。XPS 套件与计算IP库、软驱动、文档、参考设计和MicroBlaze软处理器IP内核共同构成赛灵思嵌入式开发套件（EDK）的一部分。
PlanAhead设计和分析工具 - 通过采用过去ASIC设计人员常用的分层布局规划技术来提高综合和布局布线等设计步骤的效率，PlanAhead工具支持FPGA设计人员取得更优异的结果。这一方法可大大减少设计反复次数和缩短反复时间，并且平均可将设计性能再提高15%。PlanAhead用户可快速通过“what if”假设分析来尽早确定并排除潜在问题，同时将关键路径和模块分组并通过连接分析和利用率控制来提高布通率。
ChipScope Pro调试和验证 –ChipScope™ Pro分析工具支持对FPGA设计进行片上实时验证和调试，器件此时仍然与整个系统互动。与传统调试方法相比，可以使验证周期缩短50%。ChipScope Pro还可以直接与Agilent逻辑分析仪配合使用，实现更深的FPGA信号分析。
ISE Simulator -ISE Simulator提供了与ISE环境集成的完整的全功能HDL仿真工具。ISE Simulator有两个版本。ISE Simulator Lite随所有版本ISE免费提供，为HDL源代码不超过1万行的CPLD和低密度FPGA设计提供了一个理想的解决方案。ISE Simulator完全版支持所有设计密度，可做为ISE Foudation的低成本附加模块提供。
ModelSim Xilinx Edition III –ModelSim XE III是完整的PC硬件描述语言（HDL）仿真和调试环境，支持设计人员完成HDL源代码、功率以及时序模型的验证。MXE III 提供了 100%和 VHDL和Verilog语言覆盖，提供了源代码察看器/编辑器、波形察看器、设计结构浏览器、列表窗口以及其它功能来提高生产力。
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█░▌ Type ..... : FPGA ▐░█
█░▌ Date ..... : 05/2010 ▐░█
█░▌ Size ..... : 61x50MB ▐░█
█░▌ OS ....... : Linux 32/64bit ▐░█
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Xilinx introduced the ISE« Design Suite 12 software to enable
breakthrough optimizations for power and cost with greater design
productivity. For the first time, ISE design tools deliver 'intelligent'
clock-gating technology that reduces dynamic power consumption by as
much as 30 percent. The new suite also provides advances in
timing-driven design preservation, AMBA 4 AXI4-complaint IP support for
plug-and-play design, and an intuitive design flow with
fourth-generation partial reconfiguration capabilities that lowers
system cost for a broad range of high performance applications.
With full production support for all Xilinx« Virtex«-6 and Spartan«-6
FPGA families, the ISE 12 release continues its evolution as the
industry's only domain-specific design suite with interoperable design
flows and tool configurations for logic, digital signal processing
(DSP), embedded processing, and system-level design. In addition, Xilinx
incorporated a number of software infrastructure and methodology
enhancements that improve run time, streamline system integration, and
expand IP interoperability across its latest generation device families
and Targeted Design Platforms.
Intelligent Automation for Power Optimization
ISE Design Suite 12 introduces the FPGA industry's first intelligent
clock-gating technology with fully automated analysis and fine-grain
(logic slice) optimization capabilities specifically developed to reduce
the number of transitions, a primary contributing factor of dynamic
power dissipation in digital designs. The technology works by analyzing
designs using a series of unique algorithms to detect sequential
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http://www.xilinx.com/tools/designtools.htm
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