点此进入淘宝搜索页搜索　　參考價格: 点此进入淘宝搜索页搜索
　　分類: 图书,计算机/网络,硬件 外部设备 维修,

作者： 孙恺，程世恒编著

出 版 社： 北京航天航空大学出版社

出版时间： 2007-8-1字数： 518000版次： 1页数： 316印刷时间： 2007/08/01开本：印次：纸张： 胶版纸I S B N ： 9787810779913包装： 平装内容简介

本书介绍了使用Altera公司SOPC Builder、Nios II IDE等软件建立以Nios II处理器为核心的嵌入式系统的方法以及Nios II的高级使用技巧。内容包括FPGA/CPLD开发基础，Altera FPGA/CPLD的结构，Quartus II的基本应用，Quartus II辅助设计工具的应用，ModelSim SE的基本应用，Nios II处理器，Avalon总线规范，Nios II系统开发设计基础，Nios II系统设计基础开发实例，Nios II系统设计综合提高实例，基于嵌入式操作系统的Nios II系统设计与应用等。

本书适合高等院校相关专业的本科高年级、研究生以及SOPC技术应用开发人员阅读参考。

目录

第一部分芯片器件与开发工具

第1章FPGA/CPLD开发基础

1.1FPGA/CPLD概述

1.1.1FPGA/CPLD与EDA、ASIC技术

1.1.2FPGA/CPLD与SOPC/SOC

1.2FPGA/CPLD硬件体系结构

1.2.1FPGA体系结构

1.2.2CPLD体系结构

1.2.3FPGA和CPLD的比较

1.3FPGA/CPLD的开发流程

1.4FPGA/CPLD的常用开发工具

第2章AlteraFPGA/CPLD的结构

2.1Altera高密度FPGA

2.2Altera低成本FPGA

2.2.1主流低成本FPGA——Cyclone

2.2.2新一代低成本FPGA——CycloneII

第3章QuartusII的基本应用

3.1QuartusII软件的用户界面

3.2设计输入

3.3综合

3.4布局布线

3.5仿真

3.6编程与配置

第4章QuartusII辅助设计工具的应用

4.1定制元件工具MegaWizardPlugInManager的使用

4.1.1IP核简介

4.1.2基本宏单元的定制

4.2RTL阅读器

4.2.1JRTL阅读器简介

4.2.2RTL阅读器用户界面

4.2.3原理图的分页和模块层次的切换

4.2.4使用RTL阅读器分析设计中的问题

4.3SignalTapII逻辑分析器

4.4时序收敛平面布局规划器（TimingClosureFloorplan）

4.4.1使用TimingClosureFloorplan分析设计

4.4.2使用TimingClosureFloorplan优化设计

4.5ChipEditor底层编辑器

4.5.1ChipEditor功能简介

4.5.2使用ChipEditor的设计流程

4.5.3ChipEditor视图

4.5.4资源特性编辑器

4.5.5ChipEditor一般应用

4.6时钟管理

4.6.1时序问题

4.6.2锁相环应用

4.7片外高速存储器

4.8时序约束与时序分析

4.9设计优化

第5章odelSimSE的基本应用

第二部分NiosII理论基础

第6章NiosII处理器

第7章Avalon总线规范

第8章NiosII系统开发设计基础

第9章NiosII系统设计基础开发实例初级篇

第10章NiosII系统设计综合提高实例中级篇

第11章基于嵌入式操作系统的NiosII系统设计与应用高级篇

参考文献

 

 

免责声明：本文为网络用户发布，其观点仅代表作者个人观点，与本站无关，本站仅提供信息存储服务。文中陈述内容未经本站证实，其真实性、完整性、及时性本站不作任何保证或承诺，请读者仅作参考，并请自行核实相关内容。