集成电路版图设计与Tanner EDA工具的使用
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作者： 王颖 主编
出 版 社： 西安电子科技大学出版社
出版时间： 2009-5-1字数：版次： 1页数： 230印刷时间：开本： 16开印次：纸张：I S B N ： 9787560621968包装： 平装内容简介
本书结合Tanner版图设计软件的使用方法，介绍了与版图设计相关的微电子技术。全书共8章，主要内容包括集成电路设计概论、CMOS电路设计基础、CMOS集成电路的物理结构、Tanner的L-Edit版图编辑器、设计规则检查和版图提取、使用L-Edit设计版图实例、Tanner的S-Edit电路图编辑器和电路图与版图一致性检查。
本书选材合理，文字叙述清楚，可作为高职高专电子、通信类相关专业的教材使用，也可供集成电路设计人员参考。
目录
第1章 集成电路设计概论
1.1 集成电路发展概况
1.2 集成电路的设计特点和方法
1.3 集成电路设计流程简介
1.4 EDA工具介绍
习题
第2章 CMOS电路设计基础
2.1 晶体管知识简介
2.2 MOS晶体管开关
2.3 基本的CMOS逻辑门
2.4 逻辑设计相关基础知识简介
习题
第3章 CMOS集成电路的物理结构
3.1 版图设计的概念和方法
3.2 集成电路工艺简介
3.3 CMOS制造工艺简介
3.4 版图中的绘图层
3.5 CMOS晶体管的版图
3.6 版图的验证
3.7 版图输出数据
3.8 版图设计的通用准则
3.9 基本逻辑门的版图设计
习题
第4章 Tanner的L-Edit版图编辑器
4.1 Tanner版图设计工具介绍
4.2 L-Edit版图编辑器的启动和界面介绍
4.3 L-Edit的设置
4.4 L-Edit中的文件
4.5 文件的输入和输出
4.6 L-Edit中的单元
4.7 L-Edit中的绘图对象
4.8 L-Edit中的对象编辑
4.9 版图的衍生绘图层
4.10 版图的视图窗口
4.11 L-Edit中的横截面观察器
习题
第5章 设计规则检查和版图提取
5.1 设计规则检查
5.2 版图的提取
习题
第6章 使用L-Edit设计版图实例
6.1 使用版图编辑器画PMOS晶体管的版图
6.2 使用版图编辑器画NMOS晶体管的版图
6.3 使用版图编辑器画反相器的版图
6.4 使用版图编辑器画并联晶体管的版图
6.5 使用版图编辑器画串联晶体管的版图
习题
第7章 Tanner的S-Edit电路图编辑器
7.1 S-Edit电路图编辑器简介
7.2 电路图的设计
7.3 电路设计图的查看、绘制和编辑
7.4 电路图的连接关系
7.5 网表和仿真
7.6 实例
7.7 创建符号视图
习题
第8章 电路图与版图一致性检查
8.1 LVS比较器简介
8.2 LVS的设置和运行
习题
附录
附录A L-Edit版图编辑器中文件类型与扩展名对照表
附录B 设计导航界面符号解释
参考文献
书摘插图
第1章 集成电路设计概论
1.2 集成电路的设计特点和方法
1.2.1 集成电路的设计特点
设计集成电路时除了关心其功能、性能之外，设计成本和设计周期也应该特别考虑。在进行设计的时候要正确进行功能配置，并设计合理的逻辑电路来实现其功能。集成电路的成本与芯片的面积有着密切的关系，芯片面积的增加会导致成本的提高。另外，设计周期与市场有着密切的联系，一个集成电路芯片要在市场抢得先机，就要尽量缩短设计周期。
集成电路是数量巨大的晶体管的集合，因此其设计不同于分立元件电路的设计，有其自身的特点。
（1）集成电路要采用分层设计和模块化设计相结合的设计方法。集成电路设计的最终结果是设计出能实现既定功能的掩膜版图。在一个芯片上集成了成千上百甚至几十万、几百万、上亿个晶体管，要在一个层次上实现这些晶体管的版图及其互连是不可能的，因此在集成电路设计中，通常采用分层设计和模块化设计相结合的设计方法。所谓分层设计，是指将集成电路的设计分为五个设计层次，即行为级设计、RTL级设计、门级设计、晶体管级设计和版图级设计。行为级设计是指用高级语言来建立行为模型，即用高级语言来实现设计的算法。RTL级设计是指描述寄存器之间数据的流动及数据的处理方法。门级设计是指设计逻辑门及其互连方式。晶体管级设计是指将逻辑门进一步用晶体管及互连关系来描述。版图级设计是指集成电路最终的掩膜版设计。
集成电路按功能通常可以划分为几个部分，每一部分的功能都可以用一个模块电路来实现，这样在进行设计的时候就可以几个模块并行设计，以缩短设计周期，同时也便于电路的测试和验证。
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