FPGA设计指南:器件、工具和流程
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品牌: 马克斯菲尔德
基本信息·出版社：人民邮电出版社
·页码：339 页
·出版日期：2007年
·ISBN：7115168628/9787115168627
·条形码：9787115168627
·包装版本：第1版
·装帧：平装
·开本：16开
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内容简介《FPGA设计指南:器件、工具和流程》用简洁的语言向读者展示了什么是FPGA、FPGA如何工作、如何对FPGA编程以及FPGA设计中遇到的各种概念、器件和工具，如传统的基于HDL／RTL的仿真和逻辑综合、最新的纯c/C++设计捕获和综合技术以及基于DsP的设计流程。另外，《FPGA设计指南:器件、工具和流程》还涉及大量丰富的、工程师所需的技术细节。
编辑推荐《FPGA设计指南:器件、工具和流程》适用于使用FPGA进行设计的工程师、进行嵌入式应用任务开发的软件工程师以及高等院校电气工程专业的师生。
目录
第1章概论
1.1什么是FPGA
1.2FPGA为什么令人感兴趣
1.3FPGA的用途
1.4本书内容
1.5本书不包括什么
1.6读者对象
第2章基本概念
2.1FPGA的核心
2.2简单的可编程功能
2.3熔丝连接技术
2.4反熔丝技术
2.5掩模编程器件
2.6PROM
2.7基于EPROM的技术
2.8基于EEPROM的技术
2.9基于闪存的技术
2.10基于SRAM的技术
2.11小结
第3章FPGA的起源
3.1相关的技术
3.2晶体管
3.3集成电路
3.4SRAM/DRAM和微处理器
3.5SPLD和CPLD
3.5.1PROM
3.5.2PLA
3.5.3PAL和GAL
3.5.4其他可编程选择
3.5.5CPLD
3.5.6ABEL、CUPL、PALASM、JEDEC等
3.6专用集成电路（门阵列等）
3.6.1全定制
3.6.2Micromatrix和Micromosaic
3.6.3门阵列
3.6.4标准单元器件
3.6.5结构化ASIC
3.7FPGA
3.7.1FPGA平台
3.7.2FPGA-ASIC 混合
3.7.3FPGA厂商如何设计芯片
第4章FPGA结构的比较
4.1一点提醒
4.2一些背景信息
4.3反熔丝与SRAM与其他
4.3.1基于SRAM的器件
4.3.2以SRAM为基础器件的安全问题和解决方案
4.3.3基于反熔丝的器件
4.3.4基于EPROM的器件
4.3.5基于E2PROM/FLASH的器件
4.3.6FLASH-SRAM混合器件
4.3.7小结
4.4细粒、中等微粒和粗粒结构
4.5MUX与基于LUT的逻辑块
4.5.1基于MUX的结构
4.5.2基于LUT的结构
4.5.3基于MUX还是基于LUT
4.5.43、4、5或6输入LUT
4.5.5LUT与分布RAM与SR
4.6CLB、LAB与slices
4.6.1Xlilinx 逻辑单元
4.6.2Altera逻辑部件
4.6.3slicing和dicing
4.6.4CLB和LAB
4.6.5分布RAM和移位寄存器
4.7快速进位链
4.8内嵌RAM
4.9内嵌乘法器、加法器、MAC等
4.10内嵌处理器核（硬的和软的）
4.10.1硬微处理器核
4.10.2软微处理器核
4.11时钟树和时间管理器
4.11.1时钟树
4.11.2时钟管理器
4.12通用I/O
4.12.1可配置I/O标准
4.12.2可配置I/O阻抗
4.12.3核与I/O电压
4.13吉比特传输
4.14硬IP、软IP和固IP
4.15系统门与实际的门
4.16FPGA年
第5章FPGA编程（配置）
5.1引言
5.2配置文件
5.3配置单元
5.4基于反熔丝的FPGA
5.5基于SRAM的FPGA
5.5.1迅速的过程欺骗了眼睛
5.5.2对嵌入式（块）RAM、分布RAM编程
5.5.3多编程链
5.5.4器件的快速重新初始化
5.6使用配置端口
5.6.1FPGA作为主设备串行下载
5.6.2FPGA作为主设备并行下载
5.6.3FPGA作为从设备并行下载
5.6.4FPGA作为从设备串行下载
5.7使用JTAG端口
5.8使用嵌入式处理器
第6章谁在参与游戏
6.1引言
6.2FPGA和FPAA提供商
6.3FPNA 提供商
6.4全线EDA提供商
6.5专业FPGA和独立EDA提供商
6.6使用专门工具的FPGA设计顾问
6.7开源、免费和低成本的设计工具
第7章FPGA与ASIC设计风格
7.1引言
7.2编码风格
7.3流水线和逻辑层次
7.3.1什么是流水线
7.3.2电子系统中的流水线
7.3.3逻辑层次
7.4异步设计实践
7.4.1异步结构
7.4.2组合回路
7.4.3延迟链
7.5时钟考虑
7.5.1时钟域
7.5.2时钟平衡
7.5.3门控时钟与使能时钟
7.5.4PLL和时钟调节电路
7.5.5跨时钟域数据传输的可靠性
7.6寄存器和锁存器考虑
7.6.1锁存器
7.6.2具有“置位”和“复位”输入的触发器
7.6.3全局复位和初始化条件
7.7资源共享（时分复用）
7.7.1使用它或者放弃它
7.7.2其他内容
7.8状态机编码
7.9测试方法学
第8章基于原理图的设计流程
8.1往昔的时光
8.2EDA初期
8.2.1前端工具，如逻辑仿真
8.2.2后端工具如版图设计
8.2.3CAE + CAD = EDA
8.3简单的原理图驱动ASIC设计流程
8.4简单（早期）的原理图驱动FPGA设计流程
8.4.1映射
8.4.2包装
8.4.3布局和布线
8.4.4时序分析和布局布线后仿真
8.5 平坦的原理图与分层次的原理图
8.5.1沉闷的扁平原理图
8.5.2分等级（基于模块）的原理图
8.6今天的原理图驱动设计流程
第9章基于HDL的设计流程
9.1基于原理图流程的问题
9.2基于HDL设计流程的出现
9.2.1不同的抽象层次
9.2.2早期基于HDL的ASIC设计流程
9.2.3早期基于HDL的FPGA设计流程
9.2.4知道结构的FPGA流程
9.2.5逻辑综合与基于物理的综合
9.3图形设计输入的生活
9.4绝对过剩的HDL
9.4.1Verilog HDL
9.4.2VHDL和VITAL
9.4.3混合语言设计
9.4.4UDL/I
9.4.5Superlog 和 SystemVerilog
9.4.6SystemC
9.5值得深思的事
9.5.1担心，非常担心
9.5.2串行与并行多路复用器
9.5.3小心锁存器
9.5.4聪明地使用常量
9.5.5资源共用考虑
9.5.6还有一些不可忽视的内容
第10章FPGA设计中的硅虚拟原型
10.1什么是硅虚拟原型
10.2基于ASIC的SVP方法
10.2.1门级SVP（由快速综合产生）
10.2.2门级SVP（由基于增益的综合产生）
10.2.3团簇SVP
10.2.4基于RTL的SVP
10.3基于FPGA的SVP
10.3.1交互式操作
10.3.2增量式布局布线
10.3.3基于RTL的FPGASVP
第11章基于C/C++等语言的设计流程
11.1 传统的HDL设计流程存在的问题
11.2 C对C++与并行执行对顺序执行
11.3 基于SystemC的设计流程
11.3.1 什么是SystemC以及它从哪里来
11.3.2 SystemC 1.0
11.3.3 SystemC 2.0
11.3.4 抽象级
11.3.5 基于SystemC设计流程的可选方案
11.3.6要么喜爱它，要么讨厌它
11.4基于增强型C/C++的设计流程
11.4.1什么是增强型C/C++
11.4.2可选择的增强型C/C++设计流程
11.5基于纯C/C++的设计流程
11.6综合的不同抽象级别
11.7混合语言设计和验证环境
第12章基于DSP的设计流程
12.1DSP简介
12.2可选择的DSP实现方案
12.2.1随便选一个器件，不过不要让我看到是哪种器件
12.2.2系统级评估和算法验证
12.2.3在DSP内核中运行的软件
12.2.4专用DSP硬件
12.2.5与DSP相关的嵌入式FPGA资源
12.3针对DSP的以FPGA为中心的设计流程
12.3.1专用领域语言
12.3.2系统级设计和仿真环境
12.3.3浮点与定点表示
12.3.4系统/算法级向RTL的转换（手工转换）
12.3.5系统/算法级向RTL的转换（自动生成）
12.3.6系统/算法级向C/C++的转换
12.3.7模块级IP环境
12.3.8别忘了测试平台
12.4DSP与VHDL/Verilog混合设计环境
第13章基于嵌入式处理器的设计流程
13.1引言
13.2硬核与软核
13.2.1硬核
13.2.2微处理器软核
13.3将设计划分为硬件和软件部分
13.4硬件和软件的世界观
13.5利用FPGA作为自身的开发环境
13.6增强设计的可见性
13.7其他一些混合验证方法
13.7.1RTL（VHDL或Verilog）
13.7.2C/C++、SystemC等
13.7.3硬件模拟器中的物理芯片
13.7.4指令集仿真器
13.8一个相当巧妙的设计环境
第14章模块化设计和增量设计
14.1将设计作为一个大的模块进行处理
14.2将设计划分为更小的模块
14.2.1模块化设计
14.2.2增量设计
14.2.3存在的问题
14.3总有其他办法
第15章高速设计与其他PCB设计注意事项
15.1开始之前
15.2我们都很年轻，因此
15.3变革的时代
15.4其他注意事项
15.4.1高速设计
15.4.2信号完整性分析
15.4.3SPICE与IBIS
15.4.4起动功率
15.4.5使用内部末端阻抗
15.4.6串行或并行处理数据
第16章观察FPGA的内部节点
16.1缺乏可见性
16.2使用多路复用技术
16.3专用调试电路
16.4虚拟逻辑分析仪
16.5虚拟线路
16.5.1问题描述
16.5.2虚拟线路解决方案
第17章IP
17.1IP的来源
17.2人工优化的IP
17.2.1未加密的RTL级IP
17.2.2加密的RTL级IP
17.2.3未经布局布线的网表级IP
17.2.4布局布线后的网表级IP
17.3IP核生成器
17.4综合资料
第18章ASIC设计与FPGA设计之间的移植
18.1可供选择的设计方法
18.1.1只做FPGA设计
18.1.2FPGA之间的转换
18.1.3FPGA到ASIC的转换
18.1.4ASIC到FPGA的转换
第19章仿真、综合、验证等设计工具
19.1引言
19.2仿真（基于周期、事件驱动等）
19.2.1什么是事件驱动逻辑仿真器
19.2.2事件驱动逻辑仿真器发展过程简述
19.2.3逻辑值与不同逻辑值系统
19.2.4混合语言仿真
19.2.5其他延迟格式
19.2.6基于周期的仿真器
19.2.7选择世界上最好的逻辑仿真器
19.3综合（逻辑/HDL综合与物理综合）
19.3.1逻辑/HDL综合技术
19.3.2物理综合技术
19.3.3时序重调、复制及二次综合
19.3.4选择世界上最好的综合工具
19.4时序分析（静态与动态）
19.4.1静态时序分析
19.4.2统计静态时序分析
19.4.3动态时序分析
19.5一般验证
19.5.1验证IP
19.5.2验证环境和创建testbench
19.5.3分析仿真结果
19.6形式验证
19.6.1形式验证的不同种类
19.6.2形式验证究竟是什么
19.6.3术语及定义
19.6.4其他可选的断言/属性规范技术
19.6.5静态形式验证和动态形式验证
19.6.6各种语言的总结
19.7混合设计
19.7.1HDL语言到C语言的转换
19.7.2代码覆盖率
19.7.3性能分析
第20章选择合适的器件
20.1丰富的选择
20.2要是有选型工具就好了
20.3工艺
20.4基本资源和封装
20.5通用I/O接口
20.6嵌入式乘法器、RAM等
20.7嵌入式处理器核
20.8吉比特I/O能力
20.9可用的IP
20.10速度等级
20.11轻松的注解
第21章吉比特收发器
21.1引言
21.2差分对
21.3多种多样的标准
21.48bit/10bit编码等
21.5深入收发器模块内部
21.6组合多个收发器
21.7可配置资源
21.7.1逗号检测
21.7.2差分输出摆幅
21.7.3片内末端电阻
21.7.4预加重
21.7.5均衡化
21.8时钟恢复、抖动和眼图
21.8.1时钟恢复
21.8.2抖动和眼图
第22章可重配置计算
22.1可动态重配置逻辑
22.2可动态重配置互连线
22.3可重配置计算
第23章现场可编程节点阵列
23.1引言
23.2算法评估
23.3picoChip公司的picoArray技术
23.3.1一个理想的picoArray应用：无线基站
23.3.2picoArray设计环境
23.4QuickSilver公司的ACM技术
23.4.1设计混合节点
23.4.2系统控制器节点、输入输出节点及其他节点
23.4.3空间与时间分割
23.4.4在ACM上创建和运行程序
23.4.5还有更多的内容
23.5这就是硅，但与我们知道的并不相同
第24章独立的设计工具
24.1引言
24.2ParaCore Architect
24.2.1产生浮点处理功能模块
24.2.2产生FFT功能模块
24.2.3基于网络的接口
24.3Confluence系统设计语言
24.3.1一个简单的例子
24.3.2还有更多的功能
24.3.3免费评估版本
24.4你是否具有这种工具
第25章创建基于开源的设计流程
25.1如何白手起家创办一家FPGA设计工作室
25.2开发平台：Linux
25.3验证环境
25.3.1Icarus Verilog
25.3.2Dinotrace和GTKWave
25.3.3Covered代码覆盖率工具
25.3.4Verilator
25.3.5Python
25.4形式验证
25.4.1开源模型检查
25.4.2基于开源的自动推断
25.4.3真正的问题是什么
25.5访问公共IP元件
25.5.1OpenCores
25.5.2OVL
25.6综合与实现工具
25.7FPGA开发板
25.8综合材料
第26章FPGA未来的发展
26.1一种担忧
26.2下一代结构和技术
26.2.1十亿晶体管级器件
26.2.2超快速I/O
26.2.3超快速配置
26.2.4更多的硬IP
26.2.5模拟与混合信号器件
26.2.6ASMBL与其他结构
26.2.7不同的结构粒度
26.2.8ASIC结构中的嵌入式FPGA内核
26.2.9ASIC和FPGA结构中嵌入FPNA内核或者相反
26.2.10基于MRAM的器件
26.3设计工具
26.4期待意外的发生
附录A信号完整性简介
附录B深亚微米延迟效应
附录C线性移位寄存器
术语表
索引
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