Verilog HDL入门(第3版)
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作者： （美）巴斯克 著，夏宇闻，甘伟 译
出 版 社：
出版时间： 2008-9-1字数： 487000版次： 1页数： 327印刷时间： 2008/09/01开本： 16开印次： 1纸张： 胶版纸I S B N ： 9787811242485包装： 平装编辑推荐
本书从语言特点和建模应用两个方面出发，对Verilog语言的基本概念进行了全面深入的讲解，为每一种语言结构提供了大量的例子，并且举例说明了如何使用多种语言结构来构造硬件模型。本书对Verilog HDL语言支持的多种建模风格进行了详细的描述。本书还讲解了如何用同一种Verilog语言描述激励和控制，包括响应的监视和验证。许多语法结构都采用便于阅读的形式呈现给读者。这样做的目的是便于理解语言结构。Verilog语言的完整语法结构放在附录中供读者参考。
本书能帮助读者：
更快和更容易地学习Verilog硬件描述天方夜谭 ；彻底理解Verilong HDL基础构造块的编写方法；学会如何编写硬件建模；学会如何编写测试平台对硬件模型进行测试。
“本书对于学习Verilog的学生而言，无疑是一本最好的教材；对于有经验的设计师而言，也是一本极的参考价值的资料。本书通过实例和讲解全面清晰地阐述了Verilog语言的特性。附录A按字母序列出了语法参考资料，这一点特别有用。”
Vincent Zeyak Jr.，Agere Systems公司
“我发现本书很容易读懂，重点突出，是一本极的参考价值的资料。”
Sharad Seth, University of Nebraska at Lincoln
“Bhasker编写的A Verilog HDL Primer,Third Edition在第于版和第2版的基础上添加了许关干Verilog-2001的内容，语法讲解全面、细致，是IP和SoC设计师手头必备的一本工具书。神州龙芯IP和SoC部的年轻工程师训练主要依靠以下两本书。北航夏字闻老师的《Verilog数字系统设计教程》和Bhasker的A Verilog HDL Primer Third Edition。夏老师的书从系统设计的角度讲解，突出系统设计最常用的语法要点：重点讲解电路构造、状态机、综合和测试的概念，容易理解和上手；而Bhasker的书补充了夏老师书中有关库元件的语法。这两本书的互补为公司IP和SoC设计团队的成长做出了巨大贡献。”
内容简介
本书简要介绍了Verilog硬件描述语言的基础知识，包括语言的基本内容和基本结构，以及利用该语言在各种层次上对数字系统的建模方法。书中列举了大量实例，帮助读者掌握语言本身和建模方法，对实际数字系统设计也很有帮助。第3版中添加了与Verilog2001有关的新内容。本书是VerilogHDL的初级读本，可作为计算机、电子、电气及自控等专业相关课程的教材，也可用作相关科研人员的参考书。
作者简介
J．Bhasker博士是朗讯科技公司贝尔实验室设计自动化组的一位杰出成员，是贝尔实验室VHDL课程的开发者，是硬件描述语言及其综合领域公认的权威，已经出版了3本关于VHDL语言的书。
目录
第1章 简介
1.1 什么是Verilog HDL？
1.2 历史
1.3 主要能力
1.4 练习题
第2章 入门指南
2.1 模块
2.2 延迟
2.3 数据流风格的描述
2.4 行为风格的描述
2.5 结构风格的描述
2.6 混合设计风格的描述
2.7 设计的仿真
2.8 练习题
第3章 Verilog语言要素
3.1标识符
3.2注释
3.3格式
3.4系统任务和系统函数
3.5编译器指令
3.6值集合
3.7数据类型
3.8参数
3.9练习题
第4章 表达式
4.1操作数
4.2操作符
4.3表达式的类型
4.4练习题
第5章 门级建模
5.1内建基元（原语）门
5.2多输入门
5.3多输出门
5.4三态门
5.5上拉门和下拉门（电阻）
5.6MOS开关
5.7双向开关
5.8门延迟
5.9实例数组
5.10隐含的线网
5.11一个简单的示例
5.122-4编码器举例
5.13主/从触发器举例
5.14奇偶校验电路
5.15练习题
第6章 用户定义的原语（基元UDP）
第7章 数据流建模
第8章 行为级建模
第9章 结构建模
第10章 其他论题
第11章 验证
第12章 建模示例
附录A 语法参考资料
参考文献
索引
书摘插图
第1章 简介
本章讲述Verilog HDL语言的发展历史及其主要功能。
1.1 什么是Verilog HDL？
Verilog HDL是一种用于数字系统建模的硬件描述语言，模型的抽象层次可以从算法级、门级一直到开关级。建模的对象可以简单到只有一个门，也可以复杂到一个完整的数字电子系统。用Verilog语言可以分层次地描述数字系统，并可在这个描述中建立清晰的时序模型。
Verilog硬件描述语言能够描述：1）设计的行为特性；2）设计的数据流特性；3）设计的结构组成；4）包含响应监控和设计验证在内的延迟和波形产生机制（即测试激励的生成和观察机制）。所有这些都可以使用同一种建模语言来完成。此外，Verilog硬件描述语言提供了编程语言接口（简称为PLI）。通过PLI，设计者可以在仿真验证期间（包括仿真运行的控制期间）与设计内部的运行信息进行交互。
Verilog硬件描述语言不仅定义了语法，而且对每个语言结构都定义了十分清晰的仿真语义。因此，用这种语言编写的模型能够使用Verilog仿真器进行验证。Verilog语言从C语言中继承了多种操作符和结构。Verilog硬件描述语言提供了范围宽广的建模功能，其中部分建模功能在刚开始学习时很难理解，但是Verilog HDL语言的核心子集还是相当容易学习和使用的。该子集（在一般情况下）足以对付大多数应用系统的建模需要。然而，完整的Verilog硬件描述语言具有足够强大的功能，可以完全满足从最复杂的芯片到完整电子系统的描述。
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