Verilog数字系统设计教程(第2版)(普通高等教育“十一五”国家级规划教材/北京高等教育精品教材)(DigitalSystemDesign Tutorial)

基本信息·出版社：北京航空航天大学出版社

·页码：477 页

·出版日期：2008年

·ISBN：7811243091/9787811243093

·条形码：9787811243093

·包装版本：第2版

·装帧：平装

·开本：16

·正文语种：中文

·丛书名：普通高等教育“十一五”国家级规划教材/北京高等教育精品教材

·外文书名：DigitalSystemDesign Tutorial

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内容简介《Verilog数字系统设计教程》(第2版)讲述了自20世纪90年代开始在美国和其他先进的工业化国家逐步推广的利用硬件描述语言（VerilogHDL）建模、仿真和综合的设计复杂数字逻辑电路与系统的方法和技术。《Verilog数字系统设计教程》中内容从算法和计算的基本概念出发，讲述如何由硬线逻辑电路来实现复杂数字逻辑系统的方法。《Verilog数字系统设计教程》共分4部分。第一部分共8章，即Verilog数字设计基础篇，可作为本科生的入门教材。第二部分共10章，即设计和验证篇，可作为本科高年级学生或研究生学习数字系统设计的参考书。第三部分为实践篇，共提供12个上机练习和实验范例。第四部分是语法篇，即Verilog硬件描述语言参考手册；IEEEVerilog13642001标准简介，以反映Verilog语法的最新变化，可供读者学习、查询之用。《Verilog数字系统设计教程》的教学方式以每2学时讲授一章为宜，每次课后需要花10h复习思考。完成10章学习后，就可以开始做上机练习，由简单到复杂，由典型到一般，循序渐进地学习VerilogHDL基础知识。按照书上的步骤，可以使大学电子类及计算机工程类本科及研究生，以及相关领域的设计工程人员在半年内掌握VerilogHDL设计技术。

作者简介夏宇闻，北京航空航天大学EDA实验室教授。

编辑推荐《Verilog数字系统设计教程》(第2版)可作为电子工程类、自动控制类、计算机类的大学本科高年级及研究生教学用书，亦可供其他工程人员自学与参考。

《Verilog数字系统设计教程》是在1998年北京航空航天大学出版社出版的《复杂数字电路与系统的Verilog HDL设计技术》和2003年《Verilog数字系统设计教程》基础上修订的，是一本既有理论又有实践的设计大全。

目录

第一部分Verilog数字设计基础

第1章Verilog的基本知识

1.1硬件描述语言HDL

1.2VerilogHDL的历史

1.2.1什么是VerilogHDL

1.2.2VerilogHDL的产生及发展

1.3VerilogHDL和VHDL的比较

1.4Verilog的应用情况和适用的设计

1.5采用VerilogHDL设计复杂数字电路的优点

1.5.1传统设计方法——电路原理图输入法

1.5.2VerilogHDL设计法与传统的电路原理图输入法的比较

1.5.3Verilog的标准化与软核的重用

1.5.4软核、固核和硬核的概念及其重用

1.6采用硬件描述语言(VerilogHDL)的设计流程简介

1.6.1自顶向下(Top_Down)设计的基本概念

1.6.2层次管理的基本概念

1.6.3具体模块的设计编译和仿真的过程

1.6.4具体工艺器件的优化、映像和布局布线

小结

思考题

第2章Verilog语法的基本概念

概述

2.1Verilog模块的基本概念

2.2Verilog用于模块的测试

小结

思考题

第3章模块的结构、数据类型、变量和基本运算符号

概述

3.1模块的结构

3.1.1模块的端口定义

3.1.2模块内容

3.1.3理解要点

3.1.4要点总结

3.2数据类型及其常量和变量

3.2.1常量

3.2.2变量

3.3运算符及表达式

3.3.1基本的算术运算符

3.3.2位运算符

小结

思考题

第4章运算符、赋值语句和

结构说明语句

概述

4.1逻辑运算符

4.2关系运算符

4.3等式运算符

4.4移位运算符

4.5位拼接运算符

4.6缩减运算符

4.7优先级别

4.8关键词

4.9赋值语句和块语句

4.9.1赋值语句

4.9.2块语句

小结

思考题

第5章条件语句、循环语句、

块语句与生成语句

概述

5.1条件语句（if_else语句）

5.2case语句

5.3条件语句的语法

5.4多路分支语句

5.5循环语句

5.5.1forever语句

5.5.2repeat语句

5.5.3while语句

5.5.4for语句

5.6顺序块和并行块

5.6.1块语句的类型

5.6.2块语句的特点

5.7生成块

5.7.1循环生成语句

5.7.2条件生成语句

5.7.3case生成语句

5.8举例

5.8.1四选一多路选择器

5.8.2四位计数器

小结

思考题

第6章结构语句、系统任务、

函数语句和显示系统任务概述

6.1结构说明语句

6.1.1initial语句

6.1.2always语句

6.2task和function说明语句

6.2.1task和function说明语句的不同点

6.2.2task说明语句

6.2.3function说明语句

6.2.4函数的使用举例

6.2.5自动（递归）函数

6.2.6常量函数

6.2.7带符号函数

6.3关于使用任务和函数的小结

6.4常用的系统任务

6.4.1＄display和＄write任务

6.4.2文件输出

6.4.3显示层次

6.4.4选通显示

6.4.5值变转储文件

6.5其他系统函数和任务

小结

思考题

第7章调试用系统任务和常用

编译预处理语句

概述

7.1系统任务＄monitor

7.2时间度量系统函数＄time

7.3系统任务＄finish

7.4系统任务＄stop

7.5系统任务＄readmemb和＄readmemh

7.6系统任务＄random

7.7编译预处理

7.7.1宏定义define

7.7.2"文件包含"处理include

7.7.3时间尺度timescale

7.7.4条件编译命令ifdef、else、endif

7.7.5条件执行

小结

思考题

第8章语法概念总复习练习

概述

小结

第二部分设计和验证部分

第9章VerilogHDL模型的不同抽象级别

概述

9.1门级结构描述

9.1.1与非门、或门和反向器及其说明语法

9.1.2用门级结构描述D触发器

9.1.3由已经设计成的模块构成更高一层的模块

9.2VerilogHDL的行为描述建模

9.2.1仅用于产生仿真测试信号的VerilogHDL行为描述建模

9.2.2VerilogHDL建模在TopDown设计中的

作用和行为建模的可综

合性问题

9.3用户定义的原语

小结

思考题

第10章如何编写和验证简单

的纯组合逻辑模块

概述

10.1加法器

10.2乘法器

10.3比较器

10.4多路器

10.5总线和总线操作

10.6流水线

小结

思考题

第11章复杂数字系统的构成

概述

11.1运算部件和数据流动的控制逻辑

11.1.1数字逻辑电路的种类

11.1.2数字逻辑电路的构成

11.2数据在寄存器中的暂时保存

11.3数据流动的控制

11.4在VerilogHDL设计

中启用同步时序逻辑

11.5数据接口的同步方法

小结

思考题

第12章同步状态机的原理、结构和设计

概述

12.1状态机的结构

12.2Mealy状态机和Moore

状态机的不同点

12.3如何用Verilog来描述可综合的状态机

12.3.1用可综合Verilog模块设计状态机的典型办法

12.3.2用可综合的Verilog模块设计、用独热码表示状态的状态机

12.3.3用可综合的Verilog模块设计、由输出指定的码表示状态的状态机

12.3.4用可综合的Verilog模块设计复杂的多输出状态机时常用的方法

小结

思考题

第13章设计可综合的状态机的指导原则

概述

13.1用VerilogHDL语言设计

可综合的状态机的指导原则

13.2典型的状态机实例

13.3综合的一般原则

13.4语言指导原则

13.5可综合风格的VerilogHDL模块实例

13.5.1组合逻辑电路设计实例

13.5.2时序逻辑电路设计实例

13.6状态机的置位与复位

13.6.1状态机的异步置位与复位

13.6.2状态机的同步置位与复位

小结

思考题

第14章深入理解阻塞和非阻塞赋值的不同

概述

14.1阻塞和非阻塞赋值的异同

14.1.1阻塞赋值

14.1.2非阻塞赋值

14.2Verilog模块编程要点

14.3Verilog的层次化事件队列

14.4自触发always块

14.5移位寄存器模型

14.6阻塞赋值及一些简单的例子

14.7时序反馈移位寄存器建模

14.8组合逻辑建模时应使用阻塞赋值

14.9时序和组合的混合逻辑

——使用非阻塞赋值

14.10其他阻塞和非阻塞混合使用的原则

14.11对同一变量进行多次赋值

14.12常见的对于非阻塞赋值的误解

小结

思考题

第15章较复杂时序逻辑电路设计实践

概述

小结

思考题

第16章复杂时序逻辑电路设计实践

概述

16.1二线制I2CCMOS串行

EEPROM的简单介绍

16.2I2C总线特征介绍

16.3二线制I2CCMOS串行

EEPROM的读写操作

16.4EEPROM的VerilogHDL程序

总结

思考题

第17章简化的RISC_CPU设计概述

17.1课题的来由和设计环境介绍

17.2什么是CPU

17.3RISC_CPU结构

17.3.1时钟发生器

17.3.2指令寄存器

17.3.3累加器

17.3.4算术运算器

17.3.5数据控制器

17.3.6地址多路器

17.3.7程序计数器

17.3.8状态控制器

17.3.9外围模块

17.4RISC_CPU操作和时序

17.4.1系统的复位和启动操作

17.4.2总线读操作

17.4.3总线写操作

17.5RISC_CPU寻址方式和指令系统

17.6RISC_CPU模块的调试

17.6.1RISC_CPU模块的前仿真

17.6.2RISC_CPU模块的综合

17.6.3RISC_CPU模块的优化和布局布线

小结

思考题

第18章虚拟器件/接口、IP和基于平台的

设计方法及其在大型数字系统

设计中的作用

概述

18.1软核和硬核、宏单元、虚拟器件、设计和

验证IP以及基于平台的设计方法

18.2设计和验证IP供应商

18.3虚拟模块的设计

18.4虚拟接口模块的实例

小结

思考题

第三部分设计示范与实验练习概述

练习一简单的组合逻辑设计

练习二简单分频时序逻辑电路的设计

练习三利用条件语句实现计数分频时序电路

练习四阻塞赋值与非阻塞赋值的区别

练习五用always块实现较复杂的组合逻辑电路

练习六在VerilogHDL中使用函数

练习七在VerilogHDL中使用任务（task）

练习八利用有限状态机进行时序逻辑的设计

练习九利用状态机实现比较复杂的接口设计

练习十通过模块实例调用实现大型系统的设计

练习十一简单卷积器的设计

附录一A/D转换器的VerilogHDL模型机所需要的技术参数

附录二2K*8位异步CMOS静态

RAMHM65162模型

练习十二利用SRAM设计一个FIFO

第四部分语法篇

语法篇1关于VerilogHDL的说明

一、关于IEEE1364标准

二、Verilog简介

三、语法总结

四、编写VerilogHDL源代码的标准

五、设计流程

语法篇2Verilog硬件描述语言参考手册

一、VerilogHDL语句与常用

标志符（按字母顺序排列）

二、系统任务和函数

（Systemtaskandfunction）

三、常用系统任务和

函数的详细使用说明

四、CommandLineOptions

命令行的可选项

五、IEEEVerilog13642001标准简介

参考文献

……[看更多目录]

序言数字信号处理（DSP）系统的研究人员一直在努力寻找各种优化的算法来解决相关的信号处理问题。当他们产生了比较理想的算法思路后，就在计算机上用C语言或其他语言程序来验证该算法，并不断修改以期完善，然后与别的算法作性能比较。在现代通信和计算机系统中，对于DSP算法评价最重要的指标是看它能否满足工程上的需要。而许多工程上的需要都有实时响应的要求，也就是所设计的数字信号处理（DSP）系统必须在限定的时间内，如在几个毫秒（ms）甚至于几个微秒（μs）内，对所输入的大量数据完成相当复杂的运算，并输出处理结果。这时如果仅仅使用通用的微处理器，即使是专用于信号处理的微处理器，往往也无法满足实时响应的要求。因此，不得不设计专用的高速硬线逻辑来完成这样的运算。设计这样的有苛刻实时要求的、复杂的高速硬线运算逻辑是一件很有挑战性的工作，即使有了好的算法而没有好的设计工具和方法也很难完成。

近30年来，我国在复杂数字电路设计技术领域与国外的差距越来越大。作为一名在大学讲授专用数字电路与系统设计课程的老师深深感到责任的重大。我个人认为，我国在这一技术领域的落后与大学的课程设置和教学条件有关。因为我们没有及时把国外最先进的设计方法和技术介绍给学生，也没有给他们创造实践的机会。1995年我受学校的委托，筹建世行贷款的电路设计自动化（EDA）实验室。通过13年的摸索、实践，逐步掌握了利用VerilogHDL设计复杂数字电路的仿真和综合技术。在此期间为航天部等有关单位设计了卫星信道加密用的复杂数字电路，提供给他们经前后仿真验证的VerilogHDL源代码，得到很高的评价。在其后的几年中又为该单位设计了卫星下行信道RS（255，223）编码/解码电路和卫星上行信道BCH（64，56）编码/解码电路，这几个项目已先后通过有关单位的验收。1999年到2000年期间，又成功地设计了用于小波（Wavelet）图像压缩/解压缩的小波卷积器和改进的零修剪树算法（即SPIHT算法）的RTL级VerilogHDL模型。不但成功地对该模型进行了仿真和综合，而且制成的可重新配置硬线逻辑（采用ALTERAFLEX10K系列CPLD/10/30/50各一片）的PCI线路板，能完成约2000条C语句程序才能完成的图像/解压缩算法。运算结果与软件完成的完全一致，而且速度比用微型计算机快得多。2003年由我协助指导的JPEG2000算法硬线逻辑设计，在清华同行的努力下完成了FPGA验证后并成功地投片，该芯片目前已应用于实时监控系统。近年来我带领的研究生分别为日本某公司、香港科技大学电子系、革新科技公司和神州龙芯集成电路设计公司完成多项设计，其中包括SATA接口、AMBA总线接口、LED控制器和USB控制器等在内的多项IP设计，取得了良好的社会效益和声誉。2006年秋，正式受聘于神州龙芯集成电路设计公司担任技术顾问，为中国的龙芯二号等IC事业提供必要的技术支持。

本书是在1998年北京航空航天大学出版社出版的《复杂数字电路与系统的VerilogHDL设计技术》和2003年《Verilog数字系统设计教程》基础上修订的，是一本既有理论又有实践的设计大全。由于教学、科研、技术资料翻译和实验室的各项工作很忙，只能利用零碎时间，一点一滴地把积累的教学经验和新收集到的材料补充输入到计算机中，抽空加以整理。我们使用Verilog设计复杂数字逻辑电路虽然已经有13年的时间，但仍旧在不断地学习提高之中，书中难免存在疏忽、错误之处，敬请细心的读者不吝指教。我之所以在原版基础上把这本书再版，是想把原教材中一些不足的地方作一些必要的补充和修改，在大学生和研究生中加快Verilog设计技术的推广，尽快培养一批掌握先进设计技术的跨世纪的人才。期望本书能在这一过程中起到抛砖引玉的作用。

回想起来，这本书实质上是我们实验室全体老师和同学们多年的劳动成果，其中在EDA实验室工作过的历届研究生张琰、山岗、王静璇、田玉文、冯文楠、杨柳、傅红军、龚剑、王书龙、胡瑛、杨雷、邢伟、管丽、刘曦、王进磊、王煜华、苏宇、张云帆、杨鑫、徐伟俊、邢小地、霍强、宋成伟、邢志成、李鹏、李琪、陈岩、赵宗民等都帮我做了许多工作，如部分素材的翻译、整理、录入和一些VerilogHDL模块的设计修改和验证。

本次再版是在本书第8次印刷之后受北航出版社之托进行的，趁此机会让我衷心地感谢在编写本书过程中所有给过我帮助和鼓励的老师和同学们。

教学中使用的多媒体课件已在本书第3次印刷后交给出版社，有需要者可向北航出版社发行部索取，可以免费提供给有关教师指导教学和备课演示之用。

文摘插图：